Implementació d'un pipeline en un simulador de l'arquitectura RISC-V
Orós Casañas, Marc
Montón i Macián, Màrius, dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
Universitat Autònoma de Barcelona. Escola d'Enginyeria

Títol variant: Implementación de un pipeline en un simulador de la arquitectura RISC-V
Títol variant: Implementation of a pipeline in a simulator of the RISC-V architecture
Data: 2019-07-01
Resum: Durant els últims anys, l'ús de sistemes de còmput de baix consum, com ara els telèfons mòbils, ha augmentat de manera significativa. El disseny de xips de baix consum té diverses dificultats, com ara el cost de la llicència a adquirir o la complexitat de dissenyar un xip des de zero. El projecte RISC-V té com a objectiu la definició d'una arquitectura oberta, amb usos com ara l'acadèmic, per a aprendre el funcionament d'un processador, o com a base pel disseny de processadors d'ús específic. Degut a l'actual manca d'alternatives pel que fa al hardware disponible per a desenvolupar software per l'arquitectura RISC-V, els simuladors són una gran opció per a poder escriure i testejar software mentre el hardware no està disponible a gran escala. En aquest treball s'implementa el model d'execució amb pipeline en un simulador de l'arquitectura RISC-V i es mesura l'augment de rendiment que proporciona l'ús d'aquest model d'execució.
Resum: Durante los últimos años, el uso de sistemas de cómputo de bajo consumo, como pueden ser los teléfonos móviles, ha augmentado de forma significativa. El diseño de chips de bajo consumo tiene múltiples dificultades, como ahora el coste de la licencia a adquirir o la complejidad de diseñar un chip des de cero. El proyecto RISC-V tiene como objetivo definir una arquitectura abierta, con usos como por ejemplo el académico, para aprender el funcionamiento de un procesador, o como base para el diseño de procesadores de uso específico. Debido a la actual falta de alternativas hardwre disponibles para desarrollar software para la arquitectura RISC-V, los simuladores son una gran opción para poder escribir y testear software mientras el hardware no está disponible a gran escala. En este trabajo se implementa el modelo de ejecución en pipeline dentro de un simulador de la arquitectura RISC-V y se mide la mejora de redimiento que proporciona el uso de este modelo de ejecución.
Resum: In the recent years, the popularity of low power computing systems, such as smartphones, has skyrocketed. Low power silicon design has a lot of difficulties, such as the cost of licensing to modify a design, or the complexity of designing a chip from scratch. The RISC-V project has the goal of defining an open architecture, with uses such as academic use to learn the way a processor works at a low level, or to be the base design for application-specific processor designs. Due to the lack of options when it comes to available hardware to test and develop software for the RISC-V architecture, simulators can be a great alternative to be able to write and test software before the hardware becomes more widely and cheaply available. This project focuses on the implementation of the pipeline execution model on a simulator of the RISC-V architecture and measuring the improvement in performance that this execution model can provide.
Drets: Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades. Creative Commons
Llengua: Català
Titulació: Grau en Enginyeria Informàtica [2502441]
Pla d'estudis: Enginyeria Informàtica [958]
Document: bachelorThesis ; Text
Àrea temàtica: Menció Enginyeria de Computadors
Matèria: RISC-V ; Conjunts d'instruccions ; Simuladors ; Codi obert ; Pipeline ; Hardware de baix consum ; Conjuntos de instrucciones ; Simuladores ; Código abierto ; Hardware de bajo consumo ; Instruction sets ; Open Source ; Low power hardware



9 p, 312.7 KB

El registre apareix a les col·leccions:
Documents de recerca > Treballs de Fi de Grau > Escola d'Enginyeria. TFG

 Registre creat el 2019-08-27, darrera modificació el 2021-07-31



   Favorit i Compartir