Resultados globales: 4 registros encontrados en 0.02 segundos.
Artículos, Encontrados 3 registros
Documentos de investigación, Encontrados 1 registros
Artículos Encontrados 3 registros  
1.
13 p, 1.2 MB GPU implementation of bitplane coding with parallel coefficient processing for high performance image compression / Enfedaque Montes, Pablo (Universitat Autònoma de Barcelona. Departament d'Enginyeria de la Informació i de les Comunicacions) ; Aulí Llinàs, Francesc (Universitat Autònoma de Barcelona. Departament d'Enginyeria de la Informació i de les Comunicacions) ; Moure López, Juan Carlos (Universitat Autònoma de Barcelona. Departament d'Arquitectura de Computadors i Sistemes Operatius)
The fast compression of images is a requisite in many applications like TV production, teleconferencing, or digital cinema. Many of the algorithms employed in current image compression standards are inherently sequential. [...]
2017 - 10.1109/TPDS.2017.2657506
IEEE transactions on parallel and distributed systems, Vol. 28, issue 8 (Aug. 2017) , p. 2272-2284  
2.
11 p, 1.5 MB Bitplane image coding with parallel coefficient processing / Aulí Llinàs, Francesc (Universitat Autònoma de Barcelona. Departament d'Enginyeria de la Informació i de les Comunicacions) ; Enfedaque Montes, Pablo (Universitat Autònoma de Barcelona. Departament d'Enginyeria de la Informació i de les Comunicacions) ; Moure López, Juan Carlos (Universitat Autònoma de Barcelona. Departament d'Arquitectura de Computadors i Sistemes Operatius) ; Sánchez, Victor (University of Warwick. Department of Computer Science)
Image coding systems have been traditionally tailored for multiple instruction, multiple data (MIMD) computing. In general, they partition the (transformed) image in codeblocks that can be coded in the cores of MIMD-based processors. [...]
2016 - 10.1109/TIP.2015.2484069
IEEE transactions on image processing, Vol. 25, issue 1 (Jan. 2016) , p. 209-219  
3.
14 p, 1.5 MB Implementation of the DWT in a GPU through a register-based strategy / Enfedaque Montes, Pablo (Universitat Autònoma de Barcelona. Departament d'Enginyeria de la Informació i de les Comunicacions) ; Aulí Llinàs, Francesc (Universitat Autònoma de Barcelona. Departament d'Enginyeria de la Informació i de les Comunicacions) ; Moure López, Juan Carlos (Universitat Autònoma de Barcelona. Departament d'Arquitectura de Computadors i Sistemes Operatius)
The release of the CUDA Kepler architecture in March 2012 has provided Nvidia GPUs with a larger register memory space and instructions for the communication of registers among threads. This facilitates a new programming strategy that utilizes registers for data sharing and reusing in detriment of the shared memory. [...]
2015 - 10.1109/TPDS.2014.2384047
IEEE transactions on parallel and distributed systems, Vol. 26 Issue 12 (December 2015) , p. 3394-3406  

Documentos de investigación Encontrados 1 registros  
1.
117 p, 1.0 MB GPU architectures for wavelet-based image coding acceleration / Enfedaque Montes, Pablo, autor ; Aulí Llinàs, Francesc, supervisor acadèmic ; Moure López, Juan Carlos, supervisor acadèmic ; Universitat Autònoma de Barcelona. Departament d'Enginyeria de la Informació i de les Comunicacions
Els sistemes de codificació d'imatges moderns utilitzen tècniques amb alts requirements de comput per tal d'aconseguir comprimir imatges de manera eficient. Les aplicacions que fan us d'aquests codecs sovint tenen necesitats de processament en temps real. [...]
Los sistemas de codificación de imágenes modernos utilizan técnicas con altos requisitos de cómputo para lograr comprimir imágenes de manera eficiente. Los codecs de imágenes son a menudo utilizados en aplicaciones que requieren procesamiento en tiempo real, en cuyos casos es común utilizar hardware especializado como, por ejemplo, Field-Programmable Gate Arrays (FGPAs) o Application-Specific Integrated Circuits (ASICs). [...]
Modern image coding systems employ computationally demanding techniques to achieve image compression. Image codecs are often used in applications that require real-time processing, so it is common in those scenarios to employ specialized hardware, such as Field-Programmable Gate Arrays (FPGAs) or Application-Specific Integrated Circuits (ASICs). [...]

[Barcelona] : Universitat Autònoma de Barcelona, 2017  

¿Le interesa recibir alertas sobre nuevos resultados de esta búsqueda?
Defina una alerta personal vía correo electrónico o subscríbase al canal RSS.