Implementació d'un entorn interactiu educatiu per a la docència d'Arquitectures RISC-V
Hammani Abbasi, Ayoub
Castells-Rufas, David, dir. (Universitat Autònoma de Barcelona. Departament d'Arquitectura de Computadors i Sistemes Operatius)
Teres Teres, Lluís Antoni, dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
Universitat Autònoma de Barcelona. Escola d'Enginyeria

Títol variant:	Implementación de un entorno interactivo educativo para la docencia de Arquitecturas RISC-V
Títol variant:	Implementation of an interactive educational environment for the RISC-V architecture
Data:	2021
Resum:	Aquest treball se centra en el desenvolupament d'una interfície gràfica i un microprocessador RV32I microprogramat que formaran un entorn interactiu didàctic per a la docència d'arquitectures RISC-V. Aquest entorn interactiu té l'objectiu de proporcionar als estudiants una eina on poder experimentar i observar el funcionament i els components d'un processador, en aquest cas d'un microprocessador RV32I microprogramat. En el següent article, però, el model del microprocessador a desenvolupar diferirà de l'estructura òptima per la qual ha estat dissenyada l'ISA d'un processador RISC.
Resum:	This paper is going to develop an interactive environment compound by a graphical interface and a microprogrammed microprocessor RV32I. The environment objective is to provide a tool to the students where they will be able to observe and interact with the components of a microprocessor RV32I. The structure of the microprocessor model that is going to be implemented will differ from the optimal structure for which was thought the RISC-V ISA.
Resum:	Este trabajo se centra en el desarrollo de una interfaz gráfica y un microprocesador RV32I microprogramado que formarán un entorno interactivo didáctico para la docencia de arquitecturas RISC-V. Este entorno interactivo tiene el objetivo de proporcionar a los estudiantes una herramienta donde poder experimentar y observar el funcionamiento y los componentes de un procesador, en este caso de un microprocesador RV32I microprogramado. En el siguiente artículo, sin embargo, el modelo del microprocesador a desarrollar diferirá de la estructura óptima para la que ha sido diseñada la ISA de un procesador RISC.
Drets:	Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial, la distribució, i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.
Llengua:	Català
Titulació:	Grau en Enginyeria Informàtica [2502441]
Pla d'estudis:	Enginyeria Informàtica [958]
Document:	Treball final de grau ; Text
Àrea temàtica:	Menció Enginyeria de Computadors
Matèria:	Educació ; Interfície gràfica ; Microprocessadors ; Python ; RISC-V ; Education ; Graphical interface ; Microprocessors ; Educación ; Interfaz gráfica ; Microprocesadores

8 p, 905.2 KB

El registre apareix a les col·leccions:
Documents de recerca > Treballs de Fi de Grau > Escola d'Enginyeria. TFG