Analysis of impact of nanoscale defects on variability in MOS structures / author: Carlos Couso Fontanillo ; supervisors: Dr. Marc Porti Pujal, Dr. Javier Martín Martínez.
Couso Fontanillo, Carlos, autor.
Porti i Pujal, Marc, supervisor acadèmic.
Martín Martinez, Javier, supervisor acadèmic.
Universitat Autònoma de Barcelona. Departament d'Enginyeria Electrònica.

Imprint: [Bellaterra] : Universitat Autònoma de Barcelona, 2018.
Description: 1 recurs en línia (174 pàgines) : il·lustracions, gràfics.
Abstract: En los últimos años, la información y su análisis se han convertido en la piedra angular del crecimiento de nuestra sociedad, permitiendo la economía compartida, la globalización de productos y conocimientos, etc. Grandes compañías como Amazon, Facebook, Google. . . que son conscientes del potencial de estos recursos, están desarrollando infraestructuras con el fin de extraer toda la información posible sobre nuestro entorno (Internet de las cosas) o sobre nosotros mismos (redes sociales, teléfonos inteligentes . . . ), procesar esta información (Big Data Centers) y transmitirla rápidamente y entre cualquier parte del mundo. Sin embargo, la construcción de esta infraestructura requiere cada vez mejores dispositivos electrónicos, que no pueden desarrollarse utilizando las técnicas de escalado convencionales, porque las dimensiones de los dispositivos han alcanzado el rango atómico. Entre las diferentes fuentes de variabilidad, las trampas de interfaz (IT), las distribuciones de dopantes aleatorios (R01) y la rugosidad de borde de línea (LER) se han identificado como las más destacadas. En consecuencia, la comunidad científica está explorando nuevas soluciones mediante sofisticadas técnicas experimentales o software de simulación, con el fin de superar los problemas de escalado. En este contexto, esta tesis estructurada en 7 capítulos, intentará contribuir a resolver este problema, analizando el impacto de las trampas de la interfaz y los defectos en la variabilidad de dispositivos. Para presentar al lector los conceptos fundamentales aplicados en esta tesis, en el capítulo 1 se explica la teoría del transporte de carga a través de una unión Schottky y el transistor de efecto de campo semiconductor de metal-óxido (MOSFET). Además, también se presentan el concepto de variabilidad y diferentes fuentes de variabilidad. En el segundo capítulo, se describen en detalle las técnicas de caracterización avanzada, como la microscopía de fuerza atómica conductiva (CAFM) para obtener información a nanoescala. Después de eso, se explica el simulador TCAD de dispositivos ATLAS y sus limitaciones, el cual es usado en esta tesis. El tercer capítulo está dedicado a describir el impacto de los defectos (threading dislocations) en la conducción a través de un contacto Schottky. Aquí, diferentes mecanismos de conducción que están asociados a la conducción a través de áreas con TD y sin TD son analizados demostrando que el área con alta densidad de TD muestra mayor corriente de fuga. En el capítulo cuatro, las técnicas de caracterización explicadas en el capítulo 2 se utilizan para obtener información a nanoescala. Para introducir esta información al simulador TCAD, se desarrollaron dos herramientas de software que son explicadas. Finalmente, la variabilidad de dispositivos MOSFET se estudia teniendo en cuenta los datos experimentales a nanoescala. En el capítulo cinco, se analiza la influencia de las trampas de interfaz en la variabilidad del dispositivo. En primer lugar, se estudia el impacto de las cargas fijas discretas de la interfaz en dispositivos MOSFET de tecnología de 65 nm con diferentes dimensiones (variabilidad tiempo-cero), donde una desviación de la ley de Pelgrom se prueba mediante datos experimentales y de simulación TCAD. A continuación, el comportamiento dinámico de las trampas se analiza mediante las simulaciones transitorias TCAD, con el fin de estimar sus parámetros físicos de trampas a partir de parámetros empíricos. El último capítulo de resultados está dedicado a estudiar el compromiso entre el rendimiento y el consumo de potencia en (Silicon On Insulator) SOI MOSFET cuando se opera en un voltaje cercano al umbral. Además, también se analiza el impacto de las trampas de interfaz en el rendimiento y el consumo de potencia del dispositivo. Finalmente, en el último capítulo, se destacan las conclusiones más relevantes de esta tesis.
Abstract: Over the last years, the information and its analysis have become in the corner stone of growth of our society allowing the sharing economy, globalization of products and knowledge, block-chain technology etc. Huge companies such as: Amazon, Facebook, Google. . . which were aware of the potential of these resources, are developing vast infrastructures in order to extract as much information as possible about our environment (Internet of Things) or ourselves (social media, smart-phones. . . ), process this information (Big Data Centers) and transmit it quickly all over the world. However, this challenge requires electronic devices with higher performance and low power consumption, which cannot be developed using the conventional scaling techniques because the dimensions of devices have reached the atomic range. In this range of dimensions, the impact of the discrete of matter and charge increases inevitably the variability of devices. Among different variability sources, Interface traps (IT), Random Dopant Distributions (RDD), Line Edge Roughness (LER) and Poly Gate Granularity (PGG) have been identified as the most prominent ones. Consequently, the scientific community is exploring new solutions such as, alternative device materials and/or structures, in order to overcome the different issues owing to the scaling. In this context, this thesis, which is structure in 7 chapters, will try to contribute to solve this problem, analyzing the impact of interface traps and defects on device variability. In order to introduce to the reader, in chapter 1 the charge transport theory through a semiconductor and metal junction (Schottky contact) and the Metal-Oxide-Semiconductor Field Effect Transistor (MOSFET) device are explained. Besides, the concept of variability and different sources of variability are also presented. In the second chapter, advanced characterization techniques, such as, Conductive Atomic Force Microscopy (CAFM) and Kelvin Prove Force Microscopy (KPFM) used to obtain nanoscale information are described in detail. After that, the TCAD device simulator called ATLAS is explained. Here, the models and their limitations to simulate the electronic devices are discussed. Third chapter is devoted to describe the impact of threading dislocation (TD) defects on the conduction through a schottky contact formed by a III-V semiconductor material (InGaAs) and a metal. Here, different conduction mechanisms, Poole Frenkel (PF) and Thermionic Emission (TE), have been associated to the conduction through areas with TD and without TD, respectively, proving that III-V materials with high density of TD showing higher leakage current. In chapter four, the development of a simulator called (NAnoscale MAp Simulator (NAMAS)) to generate automatically topography and density charge maps from inputs obtained from CAFM measurements (topography and current maps) of a given sample is explained. From the generated maps, the impact of the oxide thickness and the charge density fluctuations on MOSFET variability is studied. In chapter five, the impact of interface traps in the gate oxide on device variability is analyzed. Firstly, the impact of interface discrete fixed charges on 65 nm technology MOSFET devices with different dimensions is studied (time-zero variability), where a deviation of Pelgrom's law is proved by experimental and TCAD simulation data. Next, the dynamic behavior of traps is analyzed by TCAD transient simulation in order to estimate their physical parameters of traps from empiric parameters. Chapter six is devoted to study the performance and power consumption trade-off in Ultra-thin Body and Buried Oxide Fully Depleted Silicon on Insulator (UTBB FDSOI) MOSFET when it is operated in near-threshold voltage. Besides, the impact of traps in gate oxide / channel and in buried oxide / channel interfaces on the performance and power consumption of device is also analyzed. Finally, the more relevant conclusions are highlighted.
Note: Tesi. Doctorat. Universitat Autònoma de Barcelona. Departament d'Enginyeria Electrònica. 2018.
Rights: L'accés als continguts d'aquesta tesi queda condicionat a l'acceptació de les condicions d'ús establertes per la següent llicència Creative Commons: Creative Commons
Language: Anglès.
Document: Tesis i dissertacions electròniques. ; doctoralThesis ; publishedVersion
Subject: Transistors MOSFET
ISBN: 9788449080173

Adreça alternativa: https://hdl.handle.net/10803/650408


175 p, 10.4 MB

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Research literature > Doctoral theses

 Record created 2019-01-21, last modified 2019-02-15



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