Sistema multiprocesador con buses múltiples
Rexachs del Rosario, Dolores Isabel
Luque, Emilio, dir. (Universitat Autònoma de Barcelona. Departament d'Arquitectura de Computadors i Sistemes Operatius)

Publicació:	Bellaterra : Universitat Autònoma de Barcelona, 2008
Resum:	En este trabajo describimos un sistema multiprocesador fuertemente acoplado el sistema multiprocesador propuesto, es un sistema con buses múltiples y memoria común, ha sido concebido teniendo en cuenta como principales objetivos la modularidad y la transparencia para el software de aplicación del usuario. En este sistema los procesadores tienen una memoria local, y los módulos de memoria común son memorias uni-entrada que permiten solo un acceso por ciclo. Diferentes redes de interconexión han sido propuestas para estos sistemas. Nosotros hemos elegido la red de interconexión de buses múltiples, ya que proporciona un rendimiento similar al del crossbar pero con un coste menor y es tolerante a fallos, puede seguir funcionando después del fallo de un subconjunto de buses, aunque exista una pérdida de prestaciones. Un elemento fundamental en un sistema multiprocesador con buses múltiples es el sistema de arbitraje que proporciona las funciones de control de la red de interconexión. Proponemos un sistema de arbitraje realizado por hardware, regular, modular y con capacidad de expansión. Entre las funciones principales del sistema de arbitraje se destacan la selección del procesador y la asignación de buses, esta organizado en una estructura de dos niveles. Hemos desarrollado un modelo utilizando dos matrices para describir su funcionamiento. El sistema de arbitraje puede ser utilizado para estructuras reducidas de buses multiples y para buses multiples multiplexados. Además puede ser utilizado en sistemas sincronos y asincronos. Las funciones de sincronización básicas para acceder a un modulo de memoria comun, estan soportadas directamente por hardware. El actual prototipo es un sistema multimicroprocesadores (r-6502) con memoria privada, 4 modulos de memoria común y 4 buses. Este prototipo ha sido realizado en wire-wrapp.
Nota:	Descripció del recurs: el 20-08-2008
Nota:	Consultable des del TDX
Nota:	Títol obtingut de la portada digitalitzada
Nota:	Tesi doctoral - Universitat Autònoma de Barcelona. Facultat de Ciències, Departament d'Informàtica, 1988
Nota:	Bibliografia
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Llengua:	Castellà
Document:	Tesi doctoral
Matèria:	Multiprocessadors ; Ordinadors paral·lels ; Microordinadors ; Busos
ISBN:	9788469131961

Adreça alternativa:: https://hdl.handle.net/10803/3056

80 p, 8.9 MB

70 p, 9.1 MB

42 p, 5.8 MB

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