dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
| Títol variant: |
Estudi parcial del processador SERV : desenvolupament inicial d'una variant orientada a l'educació |
| Títol variant: |
Partial Study of the SERV Processor : Initial Development of an Education-Oriented Variant |
| Data: |
2024 |
| Resum: |
Aquest treball se centra en l'estudi parcial del processador SERV (processador sèrie a nivell de bits) i el redisseny de certs mòduls d'aquest, fent-los més fàcils i assequibles per poder ser utilitzats en un entorn educatiu. Més concretament, s'han estudiat i redissenyat el mòdul de l'ALU, el mòdul reordenador del valor immediat, i els dos mòduls bufreg i bufreg2. Per al desenvolupament del projecte, s'ha utilitzat una metodologia en cascada, realitzant un desenvolupament de forma seqüencial. Alhora, i per obtenir una visió global, s'ha aplicat una aproximació Top-Down. Un cop redissenyats els mòduls, s'ha verificat el seu funcionament amb \textit{test benches} utilitzant Verilator. Per tant, es conclou que el processador SERV és una eina valuosa per a l'ensenyament de l'arquitectura de processadors, RISC-V i els llenguatges de descripció hardware, com Verilog. |
| Resum: |
Este trabajo se centra en el estudio parcial del procesador SERV (procesador serie a nivel de bits), y el rediseño de ciertos módulos de este, haciendolos más fáciles y asequibles para poder ser utilizados en un entorno educativo. Mas concretamente se han estudiado y rediseñado el módulo de la ALU, el módulo reordenador del valor inmediato, y los dos módulos bufreg y bufreg2. Para el desarrollo del proyecto, se ha utilizado una metodología cascada, realizando un desarrollo de forma secuencial. A su vez, y para obtener una visión global, se ha aplicado una aproximación Top-Down. Una vez rediseñados los módulos se ha verificado su funcionamiento con test benches utilizando Verilator. Por lo tanto, se concluye que el procesador SERV es una herramienta valiosa para la enseñanza de la arquitectura de procesadores, RISC-V y los lenguajes de descripción hardware, como Verilog. |
| Resum: |
This work focuses on the partial study of the SERV processor (bit-level serial processor) and the redesign of certain modules, making them easier and more accessible for use in an educational environment. Specifically, the ALU, the immediate value generator, and the two modules bufreg and bufreg2 have been studied and redesigned. For the development of the project, a cascada methodology was used, carrying out development sequentially. Additionally, to obtain a global view, a Top-Down approach was applied. Once the modules were redesigned, their functionality was verified with test benches using Verilator. Therefore, it is concluded that the SERV processor is a valuable tool for teaching processor architecture, RISC-V, and hardware description languages such as Verilog. |
| Drets: |
Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial, la distribució, i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.  |
| Llengua: |
Castellà |
| Titulació: |
Enginyeria Informàtica [2502441] |
| Pla d'estudis: |
Grau en Enginyeria Informàtica [958] |
| Document: |
Treball final de grau ; Text |
| Àrea temàtica: |
Menció Enginyeria de Computadors |
| Matèria: |
Processador ;
SERV ;
Verilog ;
Verilator ;
Quartus ;
RISC-V ;
ISA ;
Instrucció ;
Simulació ;
ALU ;
Memòria ;
Descodificació ;
Test bench ;
Procesador ;
Instrucción ;
Simulación ;
Memória ;
Decodificación ;
Processor ;
Intruction ;
Simulation ;
Memory ;
Decodification |
visitant ::
identificació
