Implementació del subconjunt d'instruccions C a un processador RISC-V
Tomàs Hidalgo, Maria
Casanova Mohr, Raimon, dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
Universitat Autònoma de Barcelona. Escola d'Enginyeria

Títol variant:	Implementation of instruction subset C on a RISC-V processor
Títol variant:	Implementación del subconjunto de instrucciones C a un procesador RISC-V
Data:	2022
Resum:	Aquest document detalla el projecte de final de Grau que consisteix a implementar un subconjunt d'instruccions C per a un processador d'arquitectura RISC-V descrit a nivell RTL. Es partirà d'un processador \textit{in-order} prèviament dissenyat amb 5 etapes de pipeline. El procés de desenvolupament consisteix en un estudi previ del codi font del processador i una esquematització de les etapes ja implementades. A continuació, es realitzen les fases de disseny i implementació del nou subconjunt. Seguidament, s'efectua el procés de verificació i de forma incremental redissenyar i codificar totes les funcionalitats del circuit RTL, reparant possibles errors. Un cop finalitzada l'etapa de simulació, es procedeix a l'execució d'un programa senzill que barregi instruccions comprimides i instruccions de 32 bits així com instruccions de salt.
Resum:	This paper contains a bachelor's degree final project that consists on developing a subset of C instructions for a RISC-V architecture processor described at RTL-level. It will be based on a pre-designed processor in-order with 5 pipeline stages. The development process consists of a previous study of the source code of the processor and a schematization of the implemented stages. Then, the design and implementation phases of the new subset are executed. You can then perform the verification process and redesign and codify incrementally all the features of the code, repairing possible errors. Once the simulation stage is over, a simple program is executed that mixes compressed instructions and 32-bit instructions as well as jump instructions.
Resum:	Este documento detalla el proyecto de fin de Grado que consiste en implementar un subconjunto de instrucciones C para un procesador de arquitectura RISC-V descrito a nivel RTL. Se partirá de un procesador in-order previamente diseñado con 5 etapas de pipeline. El proceso de desarrollo consiste en un estudio previo del código fuente del procesador y en una esquematización de las etapas ya implementadas. A continuación, se realizan las fases de diseño e implementación del nuevo subconjunto. Seguidamente, se efectúa el proceso de verificación y de forma incremental rediseñar y codificar todas las funcionalidades del circuito RTL, reparando posibles errores. Una vez finalizada la etapa de simulación, se procede a la ejecución de un programa sencillo que mezcle instrucciones comprimidas e instrucciones de 32 bits así como instrucciones de salto.
Drets:	Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial, la distribució, i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.
Llengua:	Català
Titulació:	Enginyeria Informàtica [2502441]
Pla d'estudis:	Enginyeria Informàtica [958]
Document:	Treball final de grau ; Text
Àrea temàtica:	Menció Enginyeria de Computadors
Matèria:	RISC-V ; Processador ; HDL ; Descripció RTL ; Instruccions ; Hardware Obert ; Verilog ; Hardware ; Instruccions Comprimides ; Procesador ; Descripción RTL ; Instrucciones ; Hardware Abierto ; Instrucciones Comprimidas ; Processor ; RTL Description ; Instructions ; Open Hardware ; Compressed Instructions

13 p, 967.1 KB

El registre apareix a les col·leccions:
Documents de recerca > Treballs de Fi de Grau > Escola d'Enginyeria. TFG