dir. (Universitat Autònoma de Barcelona. Departament d'Arquitectura de Computadors i Sistemes Operatius)
| Títol variant: |
Anàlisi sobre el suport a gem5 de RISC-V |
| Títol variant: |
Analysis of RISC-V support in gem5 |
| Data: |
2023 |
| Resum: |
Actualmente, gem5 está visto como el estándar de simulación para obtener métricas de rendimiento de computadores. La infraestructura de simulación gem5 combina los aspectos más destacados de los simuladores M5 y GEMS, ofreciendo un marco de simulación altamente configurable, múltiples ISAs y diversos modelos de CPU, así como un sistema de memoria detallado y flexible, que incluye soporte para múltiples protocolos de coherencia de caché y modelos de interconexión. En el presente artículo se realizará un estudio sobre gem5 y sus posibilidades, y posteriormente, se mostrará el diseño y desarrollo realizado para tener la infraestructura para simular una arquitectura actual y poder comparar sus dos formas principales para modelar jerarquias de memoria: Ruby y classic. |
| Resum: |
Actualment, gem5 està vist com l'estàndard de simulació per obtenir mètriques de rendiment de computadors. La infraestructura de simulació gem5 combina els aspectes més destacats dels simuladors M5 i GEMS, oferint un marc de simulació altament configurable, múltiples ISAs i diversos models de CPU, així com un sistema de memòria detallat i flexible, que inclou suport per a múltiples protocols de coherència de memòria cau i models d'interconnexió. En aquest article es realitzarà un estudi sobre gem5 i les seves possibilitats, i posteriorment, es mostrarà el disseny i desenvolupament realitzat per tenir la infraestructura per simular una arquitectura actual i poder comparar les dues formes principals per modelar jerarquies de memòria: Ruby i classic. |
| Resum: |
Nowadays, gem5 is seen as the simulation standard for obtaining computer performance metrics. The gem5 simulation infrastructure combines the highlights of the M5 and GEMS simulators, providing both a highly configurable simulation framework, multiple ISAs and various CPU models, and complementing these features with a detailed and flexible memory system, including support for multiple cache coherence protocols and interconnection models. In this article we will make a study about gem5 and its possibilities, and then we will show the design and development effort undertaken to have a simulation infrastructure able to model a modern architecture. The infrastructure is used to compare the two main ways to model the memory hierarchy: Ruby and classic. |
| Drets: |
Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial, la distribució, i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.  |
| Llengua: |
Castellà |
| Titulació: |
Enginyeria Informàtica [2502441] |
| Pla d'estudis: |
Enginyeria Informàtica [958] |
| Document: |
Treball final de grau ; Text |
| Àrea temàtica: |
Menció Enginyeria de Computadors |
| Matèria: |
Gem5 ;
Simulació ;
RISC-V ;
Suport vectorial ;
Instrucció vectorial ;
CHI ;
Caché ruby ;
Caché classic ;
Simulación ;
Soporte vectorial ;
Instrucción vectorial ;
Classic caché ;
Simulation ;
Vector support ;
Vector instruction ;
Ruby cache |
visitant ::
identificació
