Desenvolupament d'un "core" RISC-V didàctic
Casacuberta Orta, Pau
Teres Teres, Lluís Antoni, dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
Casanova Mohr, Raimon, dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
Universitat Autònoma de Barcelona. Escola d'Enginyeria

Additional title:	Diseño de un "core" RISC-V didáctico
Additional title:	Design of an academic RISC-V core
Date:	2020
Abstract:	Aquest document conté un projecte final de grau on es detalla: el disseny a nivell RTL, el procediment de desenvolupament i la implementació en físic d'un processador basat en arquitectura RISC-V de 32 bits. Seguint la filosofia d'Open Hardware i Software. Aquest disseny té la peculiaritat que està pensat per a un entorn didàctic. Això provoca que s'hagi reduït la complexitat utilitzant el repertori RV32I, només permet fer operacions aritmeticològiques bàsiques amb nombres enters. Tampoc té tècniques avançades d'execució, com "pipeline" o predicció de salts. Tot i així és suficient per executar programes simples escrits en C i compilats amb eines d'ús lliure. També és sintetitzable i es pot implementar en una FPGA.
Abstract:	Este documento contiene un proyecto final de grado donde se detalla: el diseño a nivel RTL, el procedimiento de desarrollo y la implementación en físico, de un procesador basado en arquitectura RISC-V de 32 bits. Siguiendo la filosofía de Open Hardware y Software. Este diseño tiene la peculiaridad de que está pensado para un entorno didáctico. Esto provoca que se haya reducido la complejidad utilizando el repertorio RV32I, sólo permite realizar operaciones aritmético-lógicas básicas con números enteros. Tampoco tiene técnicas avanzadas de ejecución, como "pipeline" o predicción de saltos. Aun así es suficiente para ejecutar programas simples escritos en C y compilados con herramientas de uso libre. También es sintetizable y se puede implementar en una FPGA.
Abstract:	This document contains a bachelor's degree final project detailing the RTL-level design, development procedure, and physical implementation of a 32-bit RISC-V architecture processor. Following the philosophy of Open Hardware and Software. This design has the peculiarity that it is designed for an educational environment. This causes the complexity of the same to be reduced by using the RV32I instruction set that only allows basic arithmetic-logic operations with integers. It also has no advanced execution techniques, such as pipelining or jump prediction. However, it is sufficient to be able to execute simple programs written in C and compiled with Opensource tools. It can be synthesized and implemented on an FPGA.
Rights:	Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.
Language:	Català
Studies:	Grau en Enginyeria Informàtica [2502441]
Study plan:	Enginyeria Informàtica [958]
Document:	Treball final de grau ; Text
Subject area:	Menció Enginyeria de Computadors
Subject:	RISC-V ; RV32I ; Processador ; Open hardware ; FPGA ; Procesador ; Processor

13 p, 6.2 MB

The record appears in these collections:
Research literature > Bachelor's degree final project > School of Engineering. TFG