Bloc IP accelerador hardware del algoritme d'encriptació AES-256
Chriki, Reda
Teres Teres, Lluís Antoni, dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
Universitat Autònoma de Barcelona. Escola d'Enginyeria

Additional title:	IP Core hardware accelerator of the AES-256 encryption algorithm
Additional title:	Bloque IP acelerador hardware del algoritmo de encriptación AES-256
Date:	2023
Abstract:	Es presenta un bloc IP (Intellectual Property) per a l'algorisme AES-256 en modes ECB i CBC en un dispositiu Zynq-7000 ZC702. El bloc IP s'ha dissenyat i validat utilitzant eines de disseny de circuits i programació de FPGA per complir els estàndards de seguretat AES. A més, s'ha integrat en un sistema de processament ARM Cortex-A9 per mostrar-ne l'aplicabilitat en entorns de comunicacions segures. S'ha dut a terme una anàlisi detallada del rendiment en termes de velocitat i temps, comparant els resultats entre una implementació amb AXI4 Lite i AXI4 Full. Els resultats obtinguts demostren la viabilitat d'implementar l'algorisme AES-256 en modes ECB i CBC en un dispositiu Zynq-7000 ZC702 mitjançant un bloc IP dotat amb AXI4-Full, oferint una alternativa d'alta velocitat i eficiència per a aplicacions de comunicacions segures. Aquest treball és útil per a desenvolupadors que busquen implementar l'algorisme AES-256 a un sistema i oferir una solució de seguretat en temps real en sistemes encastats.
Abstract:	An IP (Intellectual Property) Core for the AES-256 algorithm in ECB and CBC modes on a Zynq-7000 ZC702 device is presented. The IP Core has been designed and validated using circuit design and FPGA programming tools to comply with AES security standards. In addition, it has been integrated into an ARM Cortex-A9 processing system to show its applicability in secure communications environments. A detailed performance analysis has been performed in terms of speed and time, comparing the results between an implementation with AXI4 Lite and AXI4 Full. The results obtained demonstrate the viability of implementing the AES-256 algorithm in ECB and CBC modes in a Zynq-7000 ZC702 device using an IP Core implemented with AXI4-Full, offering a high-speed and efficient alternative for secure communications applications. This work is useful for developers looking to implement the AES-256 algorithm in a system and provide a real-time security solution in embedded systems.
Abstract:	Se presenta un bloque IP (Intelectual Property) para el algoritmo AES-256 en modos ECB y CBC en un dispositivo Zynq-7000 ZC702. El bloque IP se ha diseñado y validado utilizando herramientas de diseño de circuitos y programación de FPGA para cumplir con los estándares de seguridad AES. Además, se ha integrado en un sistema de procesamiento ARM Cortex-A9 para mostrar su aplicabilidad en entornos de comunicaciones seguras. Se ha realizado un análisis detallado del rendimiento en términos de velocidad y tiempo, comparando los resultados entre una implementación con AXI4 Lite y AXI4 Full. Los resultados obtenidos demuestran la viabilidad de implementar el algoritmo AES-256 en modos ECB y CBC en un dispositivo Zynq-7000 ZC702 mediante un bloque IP dotado con AXI4-Full, ofreciendo una alternativa de alta velocidad y eficiencia para aplicaciones de comunicaciones seguras. Este trabajo es útil para desarrolladores que buscan implementar el algoritmo AES-256 en un sistema y ofrecer una solución de seguridad en tiempo real en sistemas empotrados.
Note:	Supervisor Ricardo Martínez.
Rights:	Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial, la distribució, i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.
Language:	Català
Studies:	Grau en Enginyeria Informàtica [2502441]
Study plan:	Enginyeria Informàtica [958]
Document:	Treball final de grau ; Text
Subject area:	Menció Enginyeria de Computadors
Subject:	AES-256 ; AMBA-AXI4 ; SoC ; IP ; PUF ; Accelerador Hardware ; Sistemes Encastats ; Acelerador Hardware ; Sistemas Encastados ; Hardware Accelerator ; Embedded Systems

17 p, 1.3 MB

The record appears in these collections:
Research literature > Bachelor's degree final project > School of Engineering. TFG