tut. (Universitat Autònoma de Barcelona. Departament d'Arquitectura de Computadors i Sistemes Operatius)
| Additional title: |
Alineament de seqüències genètiques utilitzant un FPGA MPSoC |
| Additional title: |
Alineamiento de secuencias genéticas usando un FPGA MPSoC |
| Date: |
2026 |
| Abstract: |
L'alineament de seqüències és un coll d'ampolla computacional crític en la genòmica moderna, fet que impulsa la necessitat d'acceleració per maquinari especialitzat. Arquitectures com l'SMX demostren un potencial significatiu en simulació, però salvar la distància entre el disseny lògic teòric i el desplegament físic continua sent un repte major. La fabricació d'ASICs és prohibitivament costosa, per la qual cosa les implementacions en silici de dissenys experimentals són una raresa. El prototipatge amb FPGA ofereix una alternativa prometedora, però sovint depèn d'interfícies no coherents i desplegaments bare-metal que oculten les mètriques reals de rendiment a nivell de sistema. En aquest treball, presentem la integració full-stack i l'optimització de l'accelerador d'alineament de seqüències SMX en l'FPGA d'un MPSoC heterogeni. Desenvolupem un pont de memòria RTL personalitzat que adapta la lògica interna de l'accelerador al port coherent de l'últim nivell de memòria cau del processador, permetent així l'intercanvi de dades zero-copy fortament acoblat entre l'FPGA i la CPU hoste. Aquest maquinari està orquestrat per una pila de programari personalitzada construïda sobre el Xilinx Runtime (XRT), exposant l'accelerador a un sistema operatiu Linux estàndard com una funció de llibreria transparent. El nostre sistema SMX integrat aconsegueix una acceleració de fins a 92× respecte al programari optimitzat amb SIMD. |
| Abstract: |
Sequence alignment is a critical computational bottleneck in modern genomics, driving the need for specialized hardware acceleration. Architectures like SMX demonstrate significant potential in simulation, but bridging the gap between theoretical logic design and physical deployment remains a major challenge. ASIC manufacturing is prohibitorily expensive, so silicon implementations of experimental designs are a rare occurrence. FPGA prototyping offers a promising alternative, but it often relies on non-coherent interfaces and bare-metal deployments that obscure true system-level performance metrics. In this work, we present the optimization and full-stack integration of the SMX sequence alignment accelerator into the FPGA of a heterogeneous MPSoC. We develop a custom RTL memory bridge that adapts the accelerator's internal logic to a processor's last-level cache coherent port, enabling tightly coupled, zero-copy data sharing between the FPGA and the host CPU. This hardware is orchestrated by a custom software stack built on the Xilinx Runtime (XRT), exposing the accelerator to a standard Linux OS as a seamless library function. Our integrated SMX system achieves up to 92× speedup over SIMD-optimized software. |
| Abstract: |
El alineamiento de secuencias es un cuello de botella computacional crítico en la genómica moderna, lo que impulsa la necesidad de aceleración por hardware especializado. Arquitecturas como SMX demuestran un potencial significativo en simulación, pero cerrar la brecha entre el diseño lógico teórico y el despliegue físico sigue siendo un desafío mayor. La fabricación de ASICs es prohibitivamente costosa, por lo que las implementaciones en silicio de diseños experimentales son una rareza. El prototipado con FPGA ofrece una alternativa prometedora, pero a menudo depende de interfaces no coherentes y despliegues bare-metal que ocultan las métricas reales de rendimiento a nivel de sistema. En este trabajo, presentamos la integración full-stack y optimización del acelerador de alineamiento de secuencias SMX en la FPGA de un MPSoC heterogéneo. Desarrollamos un puente de memoria RTL personalizado que adapta la lógica interna del acelerador al puerto coherente del último nivel de memoria caché del procesador, permitiendo así el intercambio de datos zero-copy fuertemente acoplado entre la FPGA y la CPU anfitriona. Este hardware está orquestado por una pila de software personalizada construida sobre el Xilinx Runtime (XRT), exponiendo el acelerador a un sistema operativo Linux estándar como una función de librería transparente. Nuestro sistema SMX integrado logra una aceleración de hasta 92× respecto al software optimizado con SIMD. |
| Rights: |
Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial, la distribució, i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.  |
| Language: |
Anglès |
| Studies: |
Enginyeria Informàtica [2502441] |
| Study plan: |
Enginyeria Informàtica [958] |
| Document: |
Treball final de grau |
| Subject area: |
Menció Enginyeria de Computadors |
| Subject: |
Enginyeria del rendiment ;
Alineament de seqüències ;
Acceleració hardware ;
Field Programmable Gate Array (FPGA) ;
Performance engineering ;
Sequence alignment ;
Hardware acceleration ;
Ingeniería del rendimiento ;
Alineamiento de secuencias ;
Aceleración hardware |
guest ::
