Entorno de verificación para un procesador RISC-V en orden
Rad Hind, Eduardo
Sikora, Anna tut. (Universitat Autònoma de Barcelona. Departament d'Arquitectura de Computadors i Sistemes Operatius)
Universitat Autònoma de Barcelona. Escola d'Enginyeria

Additional title:	Entorn de verificació per a processador RISC-V en ordre
Additional title:	Verification framework for an in-order RISC-V processor
Date:	2026
Abstract:	Aquest Treball de Fi de Grau documenta el desenvolupament i la implementació d'un entorn de verificació avançat per al processador de codi obert Sargantana, un nucli RISC-V de set etapes dissenyat al Barcelona Supercomputing Center (BSC-CNS). El projecte aborda dos reptes principals: la migració de l'entorn de verificació Core-UVM des de simuladors comercials cap a Verilator, un simulador de codi obert basat en cicles, i la integració del nucli en un subsistema de CPU complet. Els resultats demostren la viabilitat d'utilitzar eines de codi obert per a la verificació de processadors complexos, aconseguint l'execució reeixida d'una part de la suite de tests de la ISA RISC-V i establint les bases per a un flux de verificació més àgil i econòmicament sostenible.
Abstract:	This Bachelor's Thesis details the development and implementation of an advanced verification environment for the Sargantana open-source processor, a seven-stage RISC-V core designed at the Barcelona Supercomputing Center (BSC-CNS). The project focuses on two main challenges: migrating the Core-UVM verification environment from commercial simulators to Verilator, a cycle-based open-source simulator, and integrating the core into a full CPU subsystem. The results demonstrate the feasibility of using open-source tools for complex processor verification, achieving successful execution of a significant portion of the RISC-V ISA test suite and laying the groundwork for a more agile and economically sustainable verification flow.
Abstract:	Este Trabajo de Fin de Grado documenta el desarrollo y la implementación de un entorno de verificación avanzado para el procesador de código abierto Sargantana, un núcleo RISC-V de siete etapas diseñado en el Barcelona Supercomputing Center (BSC-CNS). El proyecto aborda dos retos principales: la migración del entorno de verificación Core-UVM desde simuladores comerciales hacia Verilator, un simulador de código abierto basado en ciclos, y la integración del núcleo en un subsistema de CPU completo. Los resultados demuestran la viabilidad de utilizar herramientas de código abierto para la verificación de procesadores complejos, logrando la ejecución exitosa de una parte de la suite de tests de la ISA RISC-V y sentando las bases para un flujo de verificación más ágil y económicamente sostenible.
Rights:	Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial, la distribució, i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.
Language:	Castellà
Studies:	Enginyeria Informàtica [2502441]
Study plan:	Enginyeria Informàtica [958]
Document:	Treball final de grau
Subject area:	Menció Enginyeria de Computadors
Subject:	RISC-V ; SystemVerilog ; UVM ; Verilator ; Verificació ; Sargantana ; Codi obert ; Arquitectura en ordre ; Verification ; Open-source ; In-order ; Verificación ; Código abierto ; Arquitectura en orden

12 p, 943.9 KB

The record appears in these collections:
Research literature > Bachelor's degree final project > School of Engineering. TFG