HPIC : A High Performance Instruction Cache for RISC-V manycores
Borràs Sarsa, Joaquín
Casanova Mohr, Raimon, dir. (Universitat Autònoma de Barcelona. Departament de Microelectrònica i Sistemes Electrònics)
Universitat Autònoma de Barcelona. Escola d'Enginyeria

Additional title:	HPIC : Una Cache d'Instruccions d'Alt Rendiment per a manycores basats en RISCV
Additional title:	HPIC : Una Cache de Instrucciones de Alto Rendimiento para manycores basados en RISCV
Date:	2024
Abstract:	La necessitat de potència de còmput actual impel·leix a la Unió Europea a buscar solucions com RISC-V en vistes d'evitar dependre d'indústries estrangeres. No obstant, la única opció de d'igualar en potència als competidors industrials és fent configuracions manycore. En aquest punt juga un paper crucial la jerarquia de cache OpenPiton i la seva escalabilitat de fins a 64 Ki cores/xip. Tot i així, la cache d'instruccions que porta és molt simple. Per això, l'objectiu d'aquest treball és explicar la implementació, verificació, síntesi i anàlisi d'una nova cache d'instruccions anomenada HPIC, conservant les mateixes interfícies i compatibilitats que la original.
Abstract:	La necesidad de potencia de computo actual impele a la Unión Europea a buscar soluciones como RISC-V con el objetivo de evitar depender de industrias extranjeras. No obstante, la única opción de igualar en potencia a los competidores industriales es mediante configuraciones manycore. En este punto juega un papel curcial la jerarquía de cache OpenPiton y su escalabilidad de hasta 64 Ki cores/chip. Aún así, la cache de instrucciones que incluye es muy simple. Por eso, el objetivo de este trabajo es explicar la implementación, verificación, síntesis y análisis de una nueva cache de instrucciones llamada HPIC, conservando las mismas interfaces y compatibilidades que la original.
Abstract:	Today's compute power requirements forced Europe to seek for alternatives like RISC-V to avoid relying on foreign industries. Nevertheless, the only option to equal its industrial competitors capabilities is by manycore configurations. This is where OpenPiton with its up to 64 Ki cores/chip scalability takes the spotlight. Nevertheless, OpenPiton's instruction cache is a simple model that can be optimized. Thus, the objective of this work is to explain the implementation, verification, synthesis and analysis of a newer instruction cache called HPIC. The HPIC keeps the same interfaces and compatibility as its predecessor.
Rights:	Aquest document està subjecte a una llicència d'ús Creative Commons. Es permet la reproducció total o parcial, la distribució, i la comunicació pública de l'obra, sempre que no sigui amb finalitats comercials, i sempre que es reconegui l'autoria de l'obra original. No es permet la creació d'obres derivades.
Language:	Anglès
Studies:	Enginyeria Informàtica [2502441]
Study plan:	Enginyeria Informàtica [958]
Document:	Treball final de grau ; Text
Subject area:	Menció Enginyeria de Computadors
Subject:	RISC-V ; OpenPiton ; DVINO ; Jerarquía de Cache ; Cache d'Instruccions ; HPC ; Jerarquía de Caché ; Caché de Instrucciones ; Cache Hierarchy ; Instruction Cache

11 p, 1.5 MB

The record appears in these collections:
Research literature > Bachelor's degree final project > School of Engineering. TFG